シンボルテーブルの持ち方を変更したので、declareで宣言したら、module側で宣言しなくても、入出力端子を使用可能となった（とした）。
declare sub {
input a,b;
output f;
instrin ex(a,b);
instrout done(f);
}
と宣言しておけば、
module sub {
instruct ex { done(a&b); }
}
と記述できる。declareとmoduleで同じことを2回書くのにうんざりしていた方には朗報かも？
使い方としては VHDLのentity -> declare, architecture -> module という対応となる。
もちろん、このためには、モジュールファイルの前に必ずdeclareの宣言が必要なので、分割ファイルにする場合、declareをインクルードファイルとしてまとめておくのがいいだろう。