Xilinxのツールに持っていくことを考えると、
変換したVerilogファイルの初期化構文は、全メモリ領域の初期値を
含んでいないとツールから無視されてしまう。
SFL側で全部書かせるようにしてもいいのだけれど、
そういうものは人が書くべきではないので、sfl2vlが勝手に生成するようにした。
VHDLでは others => で記述すれば良さそうだけれど、
Verilogは素直に全ケースを合成する。
もう一つ、駆動されないデータ端子の値だが、SFLの使用上は不定値になるので
今までは最適化で論理が小さくなるように合成していたが、駆動していないときに
０を出してほしいという要望があって、コマンドラインではオプション設定をしていた。
これをGUIから設定できるように変更。
どちらも、20090529版からの適用。