モジュール共通動作のみのモジュールにおいて、複数の動作を並列に記述するときに、もっとシンプルに書けた方がうれしいので、下記のような記法を許すことにした。
- NSL 表記
module mm { input a; output f; reg r; r:=a; f=r; } - 生成されたVerilog
module mm ( p_reset , m_clock , f , a ); input p_reset, m_clock; output f; input a; reg r; assign f = r; always @(posedge m_clock) begin r <= a;
end endmodule