５年ほど前に、0.35umのプロセスを用いて、Alliance VHDLでレイアウトを作成し、LSIを製造した。このときの作業履歴を探していて、うろ覚えだった開発環境をクリアに思い出した。
５年前には、sfl2vh（VHDL変換）が今ほどきちんとしておらず、主としてVHDLの文法に私が不慣れだった理由によって、Verilogへの変換に比べて大幅に機能が不足していた。そこで、LSI製造時に、SFL→Verilog→EDIF→Allianceと複数のツールを組み合わせてネットリストを作成してAllianceで配置配線をしたのであった。
Verilogからの論理合成は、フリーのものはなかったので、私がIcarus Verilogのプラグインを作成し対応した。このルートで、レイアウトエラーなしのCIFファイルが作成でき、それを指定されたレイアウトチェックプログラムに通しただけで、変更なしで製造し、出来上がったチップの動作確認もできたのだった。
今回はもっと詳細なプロセスを用いるので、同じデザインフローで動作するチップができるかどうか、慎重に検証が必要。