二週間のタイ出張で、SFLとLSI設計を教えてきた。
LSI設計のツールには、Alliance VHDLを使ったのだけれど、これは、その名の通り、エントリをVHDLで行う。sfl2vhという、SFLをVHDLに変換するコマンドで、必要な変換をしながら、LSIを作っていくコースなのだけれど、普段は自分ではVHDLを使わないので、少し使い勝手の悪いところがあった。
１）Allianceのセルは同期リセットしか許していない。でも、通常のFPGAのリセットは非同期であり、その辺りのつじつまをつけるため、同期リセットというオプションを用意していた。だが、VHDLはアライアンスエントリくらいしか使わないだろうと思い、すべて同期リセットにしていたのだった。
非同期リセットに対応した（つもり）
２）演習中に、引数なしのprocの呼び出しで、SEGVを起こす場合があった。Verilogは対策済みの修正反映ミス
以上の変更を加えたバージョンは、20090814となる。