やりはじめたら、中途半端に止められない性格のため、sfl2vlのVHDL対応の強化をしてしまった。(といっても、Verilog版に追い付いただけだが…)
強化点は、次の通り
- セレクタ最適化オプション導入
- メモリ合成のサポート
- generic/generic mapのサポート
これらの対策で、Apple-I互換機のVHDL版がXilinx社ISEの合成を通るようになった。
この回路では、最適化で、クロック周波数は約15%向上する。
これに対し、LUT数は、1.4%程多くなっている。
まぁ、いい感じのトレードオフではないかな？
VHDLが嫌いな点の追加(;-p) なぜに、奴らは、予約語をこんなに増やしたのか？
inやoutも気持ち悪いが、ror,rolなどまで予約語にしなくてもいいだろ？
このところ、毎日のように午前3時すぎまで、仕事をしていたので、さすがに少々くたびれてきた。戦士の休息が必要ですね。(まだ休むめどは立たないけれど…)