アダルト・ヴァイオリン May the force be with you..

2005年11月18日

SFL vs VHDL/Verilog

Filed under: 組込みシステム — @ 9:52 PM

今日は、久々に今年就職したばかりのかつてのヘビーSFLユーザ二人と展示会場で話ができた。
彼らは今は会社の指定する言語(VHDL/Verilog)を使わされる立場であるが、一人は二日がかりでやっと作成したVHDLのコードが合成するとあまりに大きく、ためしに30分程度でSFLで再作成し、sfl2vhでVHDLに変換してみたら、自分の手書きのコードよりも小さく早い回路が生成されツールに負けたと嘆いていた(笑)
もう一人は、そもそも合成できる回路が記述できず、試行錯誤で仕上げたらしい。
二人ともSFLをやったのだから、どんな回路が合成可能なのかは明らかに分かっているはずなのであるが、経験を生かさないのか、市販合成ツールの実力を過信していたのか、人は痛い目にあわないと学習しないものらしい(笑)

CQ出版のY氏に言わせると、SFLは動く回路が誰にでもできちゃうのがいけないらしいが、忙しい現代人にはVHDLやVerilog、ましてやSystemCなんかで修行を積むなんて時間はばかばかしい無駄にしか過ぎないだろう。

このあたりのロジックは値段が高いものが高級と信じている信者たちには全然理解してもらえないのである。

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