sfl2vlのVHDL変換は自分では全く使っておらず、
Allianceのvasyで合成が通ればOKとしていた。
ところが、たまたま検索で引っかかったサイトで
VHDLへの変換で文法エラーが発生するという情報が出ており、
少しコードの調整を行った。
どうもVHDLの構文は色々と制約が多くやっかいである。
構文がやっかいなだけでなく、合成可能な記述のベンダー差が
大きいような気がする。
そのため、Verilog版で行っている最適化はVHDLでは相当あきらめて
あえてプアなコードを出している。
性能を出したい人はVerilogを使ってくださいということなのだが、
なぜかVHDLを使いたがる人がいるのだよなぁ。
商用版のユーザと無償版のユーザの差別化のため、
最適化は商用版と評価用の行数制限版のみ有効となるように変更した。